fdma ddr3 滤波模块 状态机 读写使能

在修改米联客CH02_FDMA_1080P_TS例程时，删掉了 hdmi输出和sensor_data_gen模块，自己加了一个data_gen模块， W0_FS_I和R0_FS_I均从这个模块产生，但是实际ila测试发现，fdma的wo——cap滤波模块无法输出W0_FS信号，状态机一直卡在IDLE状态，我翻看了WO_CAP这个滤波模块，内容是没有变过的，请问是这个滤波过程需要W0_FS_I保持一定时间吗？还是其他原因？
reg FS_r = 1'b0;
    always@(posedge clk_i) begin
         FS_r <= (!rstn_i) ?  1'b1 : FS;
    end
   
    always@(posedge clk_i) begin
         if(!rstn_i)begin
            fs_cap_o <= 1'd0;
         end
         else if({FS_r,FS} == 2'b01 && s_rdy_i == 1'b1 && fs_cap_o == 1'b0)begin
            fs_cap_o <= 1'b1;
         end
         else begin
            fs_cap_o <= 1'b0;
         end
    end
而且对上面这段程序也不太理解，正常来说ui_rstn都是1，那么    FS_r <= (!rstn_i) ?  1'b1 : FS; 这句话其实就是FS_r 一直等于FS，那么这句话 FS_r,FS} == 2'b01 应该怎么满足呢？感觉无法达到这个触发条件

我的W0_FS_I信号，每次只能维持一个时钟周期，是时间的问题吗？还有希望您能解答一下上面提问的滤波的原理，这个还是不太明白。