[求助]ZYNQ 7020 AXI_DMA 及LWIP使用问题请教
本帖最后由 iyfgafbj 于 2021-12-27 15:24 编辑大家好，想请教一下，我在做一个pl从上位机收数据用dma发送给ps端通过用网口发送的小工程，在《DMA_LWIP》例程外我加了个fifo，现在数据能发送但是有错误，用ila检查发现是因为axi stream data fifo没有正常写入，S_AXIS_tready信号突然拉低，导致我添加的fifo溢出 ，想请教一下是什么原因导致写入的问题以及该怎么解决呢？ 谢谢各位!
ila图中可以根据我从axi_data_fifo中接出的axis_wr_data_count信号，发现数据并没有正确的给dma，每次传输只有10个数左右，很费解
楼主这个问题解决了吗？我的工程中也出现了pl测逻辑传数据给dma的时候，当我拉高valid信号之后，dma的ready突然拉低，导致传输失败
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