关于FDMA的使用PL写ddr
本帖最后由 challenge-wxg 于 2020-5-13 16:41 编辑我想使用fdma实现pl端对ddr的循环写入在CH01-AXI-FDMA-DDR的基础上改动如下
always @(posedge ui_clk)
begin
if(!ui_rstn)begin
T_S <=0;
pkg_wr_areq <= 1'b0;
pkg_wr_cnt<=0;
pkg_addr<=0;
end
else begin
case(T_S)
WRITE1:begin
if(pkg_addr>=32'd4096)
begin
pkg_addr<=0;
end
pkg_wr_areq<= 1'b1;
T_S <= WRITE2;
end
WRITE2:begin
pkg_wr_areq<= 1'b0;
if(pkg_wr_last) begin
T_S <= WRITE1; pkg_addr <= pkg_addr + 4096;
end
else if(pkg_wr_en) begin
if(pkg_wr_cnt > 200)
pkg_wr_cnt <= 0;
else
pkg_wr_cnt <= pkg_wr_cnt + 1'b1;
end
end
end
endcase
之后导出到sdk在sdk中对应的位置进行读取,为什么数据好像只写入了一次之后就没有变化呢?
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