求教：kintex7 MIG IP引脚分配的问题
按照CH01基于FDMA内存读写测试和 CH02基于FDMA实现多缓存视频构架搭建的工程，Run Synthesis和Run Implementation以后，出现了以下几个问题，请教一下该如何解决。E:\资料\setup_failure.png
可以看到setup timing出现问题的两条路径一条是From LCD0/v_counter_reg/C To comtrler_u0/fs_cap_R0/FS_TEM_reg/D，即从LCD Driver中的场计数器寄存器v_counter_reg/C到FDMA_controller模块中的fs_cap子模块中对Vsync信号读入的寄存器FS_TEM_reg/D路径的Setup不满足，这里是否可以将路径设置为Set False Path?
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