新手求助-IO时序约束
米联大哥们：麻烦说下附件中input_delay约束为什么是这样的；
我按照DDR源同步中心对齐输入接口约束的值为：-max 2.8；-min -1.2；
以下分析我不确定我是否分析的正确，后面我会验证，先把这个思路提供给大家思考
分析方法1：
如果分析以数据提前于时钟沿出现可以允许的延迟计算，-max 为-Tsu -min为 -T/2+Thd
即：-max -1.2 -min -2.8
分析方法2：
如果分析以数据延迟于时钟允许的延迟计算 - max 为T/2-Tsu-min 为 Thd
即：-max 2.8 -min 1.2
可以看到虽然我们告知VIVADO 编译器的一个市正值计算的延迟，一个市负值计算的延迟，数据都是可以满足采样的Tsu 和Thd
以上分析我还没严格验证，所以仅仅提供一个思路，后面我会验证，看VIVADO是否有一样的分析结果
我按照方法2进行约束后，vivado直接报告setup违规，请看附件。 msxbo 发表于 2019-10-30 17:23
以下分析我不确定我是否分析的正确，后面我会验证，先把这个思路提供给大家思考
我按照方法2进行约束后，vivado直接报告setup违规，请看附件 最近看完了多周期约束，我觉得，时序出现负的约束应该还有一个多周期约束，才会导致，比如以下约束
set_multicycle_path -from -to $rx_clk -setup 0
set_multicycle_path -from -to $rx_clk -hold -1
具体可以可以看我最新发布的多周期约束教程https://www.uisrc.com/portal.php?mod=view&aid=284
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