hehe 发表于 2019-9-30 11:37:19

关于以太网RGMII接口和IDELAYE2 原语

请教版主，教程里写的以太网RGMIIRX接口需要加 IDELAYE2 原语且设置延迟值为14；但是B50610PHY芯片输出给FPGA的RGMIIRX接口默认情况下时钟的采样边沿已经在数据窗口的中心位置了，即默认已经是DDR源同步中心对齐了；为什么还要在 RGMII_RXD 和 RGMII_CTL 进入FPGA后加入 IDELAYE2 原语呢？直接用 RGMII_RX_CLK来采样 RGMII_RXD 和 RGMII_CTL 不行吗？

uisrc 发表于 2019-9-30 21:50:56

不行的，还是需要用idelay进行微调

hehe 发表于 2019-10-11 11:12:14

msxbo 发表于 2019-9-30 21:50
不行的，还是需要用idelay进行微调

为了满足路径的时序约束的要求吗？

uisrc 发表于 2019-11-4 21:37:46

不是未来满足约束，约束无法精确调整，但是idelay可以精确调整时序

expjwt 发表于 2020-5-22 22:46:44

msxbo 发表于 2019-11-4 21:37
不是未来满足约束，约束无法精确调整，但是idelay可以精确调整时序

在IP核目录下的 xdc中修改了idelay，怎么让它重新编译呢？直接generate bitstream貌似是不触发IP核的重新编译的；而如果reset一下IP核，idelay就又变成默认值了。

幻雪银尘 发表于 2021-8-17 09:54:59

expjwt 发表于 2020-5-22 22:46
在IP核目录下的 xdc中修改了idelay，怎么让它重新编译呢？直接generate bitstream貌似是不触发IP核的重新 ...

verilog代码中随意加个空格，然后保存，再次编译，VIVADO就会从头开始编译了。
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